一文读懂 | 为什么Paddle-Less解决方案被称为“互连革命”？
技术详解
人工智能时代，你知道AI模型的发展有多快吗？
根据行业研究表明，AI模型复杂度正以每4-6个月翻番的速率呈指数级增长，人工智能领域正经历着远超摩尔定律的范式飞速突破。这一态势正驱动全球数据中心架构向超融合、分布式方向加速演进，其核心驱动力在于构建具备PB级实时处理能力的数据基础设施。
在这场算力革命中，PCIe 作为AI服务器内部的高速互连标准，肩负起连接CPU、GPU、FPGA等异构计算单元的高速数据通道的重任。PCIe不仅承载着每秒万亿级参数的数据传输，更通过持续迭代的带宽标准（PCIe 5.0/6.0/7.0）构建起AI算力的"神经网络"。
最新市场数据显示，全球AI服务器出货量正以25%的年复合增长率激增，预计2026年市场规模将突破236.9万台，这一趋势将直接推动PCIe高速互连市场形成千亿级产业生态。
作为国际领先的数据中心基础设施创新领导者，立讯技术推出全栈式PCIe互连解决方案，通过端到端产品矩阵为AI训练、推理及高性能计算（HPC）场景构建超低延迟、超高带宽的数据通路，实现算力资源的高效协同。
打造信息“高速公路”
PCIe Paddle-Less解决方案的发展特点
随着PCIe标准向6.0（64GT/s）及7.0（128GT/s）代际跃迁，信号传输速率呈指数级攀升态势，这对高速链路设计提出双重挑战：需将通道损耗控制在3dB/m以内，同时突破连接器128Gbps的带宽瓶颈。
立讯技术PCIe Paddle-Less互连解决方案，创新的将传统Paddle-Card架构升级为无焊盘（Paddle-Less）连接器系统，解决PCB层间损耗（最高可达30%降幅）及链路阻抗失配的问题，实现信号完整性优化与带宽密度倍增，可为AI/HPC场景提供至高128GT/s级高速互连支撑。
Paddle-Less技术通过消除传统Paddle-Card架构中的PCB转接层，采用直连式设计：将金手指结构直接集成于高速连接器，或使高速线缆与连接器实现无PCB介入的直接焊接，从而构建低损耗、高带宽的垂直互连通道。该方案经实测可使链路插入损耗降低35%，并显著提升信号完整性。
工艺为先，品质为重
PCIe Paddle-Less解决方案攻克技术挑战
在Paddle-Less解决方案中，为达到更佳的阻抗匹配性能，需采用电阻焊接或激光微熔接工艺将高速裸线与连接器端子进行键合。如何保证产品的可靠焊接性能，为生产工艺提出了技术挑战。
立讯技术携手行业头部客户合作研发“金属对焊锡点质量全自动检测设备”，采用可调节压力高精度探头，对焊点焊接质量进行实际检验，能够有效发现假焊，冷焊等业界无法通过光学检验的难题。拥有自主可控的独有独有设计，已确保超百万根Paddle-Less产品的可靠出货。
依托超过150台43.5GHz+矢量网络分析仪（VNA）构建的自动化测试平台，立讯技术实现产品100%全检级SI测试，确保出货的每一根线缆性能都经得起考验。
科技改变未来
Paddle-Less解决方案的优势“盘点”
立讯技术Paddle-Less解决方案凭借“四大优势”，为AI/HPC等前沿领域构建超低损耗、超高带宽的未来互连支持。
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自研OptaMax裸线技术。具有业界领先的SI性能，匹配Paddle-Less连接器可最大化链路损耗收益，并可以轻松实现34～29AWG不同线径的产品组合。
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创新屏蔽技术方案。采用MIM工艺作为屏蔽方案，对比导电塑胶和冲压加工的屏蔽片方案具有导电率高和无需激光焊接加工的优点。
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精密卡扣系统。在立讯技术自有界面CRE产品中创新的采用了4点主动解锁的卡扣系统。相较于传统解锁方案，该系统互配结构更加可靠，四卡点的稳定设计有效缩短了连接器的摩擦距离，降低了连接器端子设计的残桩，从而具备了更优越的SI性能。
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多元化场景支持。具有完整场景解决方案的Paddle-Less产品，包括支持线对板应用的MCIO、CRE，支持板卡应用的CEM Riser，支持SCM和NIC的GenZ Riser，以及支持SSD应用的EDSFF Riser，满足各种应用场景的需求。
立讯技术的PCIe Paddle-Less系列产品解决方案，专为AI/HPC服务器的互连需求量身定制。在人工智能蓬勃发展的浪潮中，我们将以创新的技术方案、可靠的品质保障以及广泛的应用场景覆盖，为行业提供坚实的支撑，助力客户不断前行。
面对AI技术指数级增长带来的挑战与机遇，立讯技术将持续深化研发，不断突破技术瓶颈，以更卓越的产品性能、更优质的服务，为全球AI算力基础设施的建设添砖加瓦，携手行业伙伴共同开启人工智能的新纪元，推动AI技术在各领域的广泛应用与深度拓展 ，与行业伙伴一起迈向更高峰。
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